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初めに

半導体集積回路あるいは個別半導体を作成するときに様々な薄膜が
使われます。それらの薄膜は4 つに分類されます:熱酸化、誘電体層、
非晶質あるいは多結晶シリコン、シリサイドまたは金属膜です。
Fig.1にこれら4 種の膜を使ったN-MOSFET のsimulation 結果を示します。

熱酸化膜グループのなかでもっとも重要な酸化膜は、ソース‐ドレイン間を
結ぶチャネル上に形成されるゲート酸化膜層です。一般にゲート酸化膜は
熱酸化で形成されます。その理由は界面トラップの少ない最高品質の
酸化膜は熱酸化膜だからです[1, 2]。

したがってCVD で形成されるHigh-K 膜が熱酸化膜より優れているのは、
比誘電率が熱酸化膜より高いということのみです[3]。それらの活性領域は
STI(shallow trench isolation)で分離されます。STI はトレンチをHDP
(high density plasma)で酸化膜を埋め込んだ後、欠陥と界面トラップを
取り除き、界面遷移層を抑制するために、かなり高温でPDA
(post diffusion anneal)またはPOA(post oxidation anneal)を行います。
(High-K 膜デポ後も同様なことをします)[4]。

誘電体(dielectric)層は、配線の分離、イオン注入や拡散のマスク、
ドーピング不純物の析出防止、パッシベーション膜として使われます。
通常ポリシリコンと呼ばれている多結晶シリコンはゲート電極として使われ
ます。なお非晶質シリコンはシリサイドを形成する場合に使用します。
それはドーピングされている結晶や多結晶シリコンではシリサイド形成が
困難なためです。

Cu のような金属およびシリサイドは低抵抗配線、オーミックコンタクト、
ショットキーバリアメタルとして使われます[3]。


Figure 1. Aresult of the process simulation


熱酸化

基本的な熱酸化装置構成をFig.2 に示します[5]。
縦型抵抗加熱炉で反応管は直管型石英またはCVD コートSiC 直管で
できています。反応管内はウエハを水平に保って一度に100 枚以上収める
ことができます。
ガスはヒータ下部から反応管側壁に密着したパイプを通って反応管トップへ上がりそこから反応管内へ導入されます。



Figure 2 Schematic diagram of a vertical furnace

通常反応管上部にはガス分散版またはシャワーヘッドが設けられています。
また酸化中は、ウエハはゆっくり回転する仕組みになっています。
使用ガスは、酸素、水素、窒素、アルゴンなどです。

パイロ酸化を行う場合、酸素と水素は直接炉内へは導入せず、
外部燃焼装置という小さな炉で反応させH2O として炉内へ導入します。
10nm 以下の薄膜を作成するときは、温度は下げずにN2 やAr で希釈し
分圧を下げて酸化レートをおとします。
酸化は800℃~1300℃の間で行われます。ガス流量は反応管の体積に
あった流量にすればよいのですが、輸送律速にならないように十分流量を
取る必要があります。特に注意しなければならないのは、H2O 酸化の
場合です。熱酸化の反応は以下のようになります。



(2)式は1 モルのSi に対して2 モルの水素と1 モルの酸素が使われ、最終的
に1モルのシリカ(固体)と2モルの水素(気体)になります。気体に関しては
PV = nRT というボイルの法則がなりたち、拡散炉場合圧力(大気圧)、
温度は一定ですので分子量(モル)は体積に比例します。
したがって(2)式のガス部分は2 リットルの水素と1 リットルの酸素合計
3 リットルのガスが、2 リットルの水蒸気になってSi と反応するとも言えます。
つまり、ガス量が1 リットル減ることを意味し、輸送律速になる場合もある
ので、酸化レシピを作成するときはこのことを十分考量する必要があります
[4]。


誘電体膜の化学気相成長(CVD)

誘電体膜デポジションの主な用途は、集積回路、個別半導体とも絶縁及び
パッシベーションです。CVDプロセスを選択するときは、基板にかけてもよい
温度、デポレート、膜の形態、電気的および機械的特性および誘電体膜の
組成を考えて決めます。
CVD は半導体分野では、さまざまな膜の成膜ができ、もっとも役立つ方法
です。CVD の例は、ゲート電極に使われるポリシリコン ( または
ドープドポリシリコン )、酸化膜、BPSG、PSG、窒化膜、配線に使われる
タングステンなどがあります。

CVD は常圧CVD、減圧CVD ( LPCVD )、プラズマCVD ( PECVD )の3 種が
あり、用途も異なります。
LPCVD はこの中で比較的高温で使われるので、清浄度管理レベルもほぼ
拡散炉と同じ取扱いにしなければなりません。また外観も拡散炉とほぼ同じ
です。これは同一メーカがLPCVD 炉と拡散炉を作っているためです。



このことは、ゲート酸化とポリシリコンデポは連続工程なので通常担当者も
一人で両方見る場合が多く、すると対応するメーカも一人でできますので、
効率の良い立ち上げやメンテナンスに役立っています。
減圧下でCVD を行うと気相反応が少なくなり、デポレートが低下するものの均一な成膜ができるようになります。 LPCVD の反応管は、Fig.3 に示す
ように、2つの石英管で構成されます。外側の反応管を外管、内側の反応管
を内管とよび、内管はパイプ状になっています。内管とウエハのクリアランス
は均一性に影響を及ぼします。これは、基本的にCVD は輸送律速になる
ためです。ガス供給側のデポレートが早いため、ゾーンの温度設定で均一に
なるようにします。そうするとポリシリコンの場合はグレインサイズが
ゾーン毎に異なってきますので、ゾーン間温度を同じにするために、排気量
の高いドライポンプ ( オイル回転ポンプは使われていません。
使うとPOLY-POLY 間耐圧が落ちます ) を使用し、ガス流量のみを
( 圧力を変えないで ) 増やして反応律速に近づけます。
さらにP-ドープドポリシリコンの場合はドーパントガスを下部、中部、上部、
に分けて供給するようにしています。



PECVD は、プラズマエネルギーをLPCVD の熱エネルギーに加える、
エネルギー増強CVD 方法です。
Fig.4 に枚葉型PECVD の説明図を示します。 このタイプのPECVD は上部
電極のRF バイアスが下部電極にかからないという利点があります。
基板の表面は活性前駆体のみでなく衝撃荷電種の影響下にもあります。

熱エネルギーと、衝撃イオンが体積物を変化させている間、短寿命の
活性種は表面で反応し堆積されます。PECVD で成膜された膜は、
グレンインサイズが小さく、さらにアモルファスである場合が多く、またかなり
の量の水素、炭素、ハロゲンを含んでいます。
常圧CVD はBPSG の成膜を担当し、拡散炉を伴ってスムースコートに
使われていました。しかしBPSGではウエハ全体の平坦化はできず、
多層配線プロセスでは使われなくなりました。
しかしながら、ローエンドデバイスではスムースコート以外の用途にも
使われています。
この場合、装置は中古市場から入手する場合が多くなっています。


CVD プロセス

CVD は気相化学反応によって基板上に固体薄膜を形成する方法です。
CVD は以下のシーケンスに一般化されます、

 (1)反応装置内への反応種導入;
 (2)反応ガスの、混合、加熱、プラズマ等により、活性化し分解;
 (3)基板表面へ活性種の吸着;
 (4)吸着活性種の化学反応あるいは他の導入種との反応による固体膜
    の形成;
 (5)反応副生成物が基板表面から乖離;
 (6)反応副生成物を反応装置から排出。

膜成長の主要ステップは(4)でありますが、成長レートは1 — 6 のシーケンス
で決まります。最も遅いステップが最終成長レートを決めます。物理化学に
よると、決定要因は、反応種の表面濃度、ウエハ温度、導入荷電種および
そのエネルギーです。最終的に、CVD プロセスパラメータは製造要求および
残力応力を含む要求成膜特性に合うように調整する必要があります[2]。


PVD

最もありふれた金属のPVD 方法は、真空蒸着、電子線蒸着、
プラズマスプレー堆積、およびスパッタです。金属および金属化合物はPVD
で成膜することができます。蒸発は蒸発室で金属の融点を超える加熱を
したときに起こります。蒸発原子は高速で直線軌道を描きます。蒸発源は
RF 抵抗加熱あるいはフォーカス電子線で溶されます。真空蒸着および
電子線蒸着は初期集積回路時代では積極的に使われていました。しかし、
スパッタに置き換えられてきています。

イオンビームスパッタではイオンソースが加速されてターゲット表面に衝突
します。Fig.5 に標準的スパッタの説明図を示します。電流とエネルギーは
個別に定めることができます。ターゲットとウエハは高真空下にあるので
より多くのターゲット材料がウエハの届き、コンタミがより少なくなります[2]。



デポレート増加のための一つの方法は、イオン化のための電子供給量を
増やすために第3 電極を設ける方法です。
他の方法はECR(Electron Cyclotron Resonance)システムで、磁界により
電子が螺旋状に捕えられターゲットの近辺でイオン化効率を上昇させるもの
です。このテクニックはマグネトロンスパッタと呼ばれ、アルミおよびアルミ化
合物用に広く用いられ、デポレートを1μm/min 近くにすることができます。

ロングスロースパッタは、角度分布を制御するテクニックです。
Fig.6b にロングスローの説明図を示します。

   
Figure 6

標準スパッタ(Fig.6a)の入射角が広い角度分布になる理由は次の通り:

 (1)ウエハとターゲットの分離距離dts が短い:
 (2)ガスの移動中におこる散乱。

この2つの原因はつながっています。均一性と特性向上のためにdts を
小さくする必要があり、そうすると散乱率が高くなります。
この問題点の解決法は、高真空でスパッタし、さらなる低酸素雰囲気で
マグネトロンプラズマを長く持続する様々なシステムを使用することです。
それらのシステムは0.1Pa 以下の圧力でスパッタができるようになります。
そのような圧力下では散乱はほとんど起こらなくなり、dts を著しく増加させる
ことができます。単純に幾何学的考察により狭い角度分布になることが
わかります。するとコンタクトホールのようなアスペクト比持つ形状の底部へ
より多くのデポを行うことができるようになります。

HAC(High Aspect Contact)はエッチングも難しくなりますが、さらにHAC の底部に材料を満たすことも困難になります。その理由は散乱によりHAC の
開口部が適切なデポが完了する前に閉じてしまうからです。この解決法は
Fig.6c に示すようにコリメータをウエハの直前におくことで、垂直からの偏角
を±5º にすることができます。ただし偏角5º を超える原子はコリメータ側壁
に堆積するため、スループットが著しく低下しますので、この方法は、あまり
実用的ではありません。実際は下記に示すメタルCVD が使われます。


メタルCVD

CVD 法はコンフォーマルに堆積でき、ステップカバレッジがよいので
メタル膜にとっても魅力的な方法です。メタルCVDのメカニズムはLPCVD に
分類さます。しかし構成はバッチ装置のLPCVD とは異なり、枚葉です。
スループットを向上さすために、Fig.7 に示すようにクラスターシステムを採用
しています[6]。



たとえば、W CVD、はコンタクトプラグ形成に使われ、WSi2CVD はゲート電極
に使われます。W 形成材料WF6 とのSi あるいはAl との反応を防ぐバリア膜
としてTiN をCVD で形成することができます。
コンタクトやVIA ホールのサイズが0.8μm 未満でアスペクト比が2を超えると
通常のAl スパッタで内面を連続的にコートすることおよび、電気的特性を
維持することが困難になります。プラグ形成の基本構成は酸化膜と密着性
のよいTiN CVDを行い、次にW CVD でプラグを形成します。化学反応式は
以下のようになります。



CVD TiN はスパッタよりもステップカバレッジが良く、
ディープサブミクロンプロセスではスパッタが使われることはありません。


シリコンのエピ成長のCVD

気相エピ(VPE)はCVD の一種で、ガス化合物の化学反応でエピ層を形成
します。シリコンVPE に使われる4 種のガス化合物を表4-1 に掲載します。

Table4-1



反応式、(1)~(3)は可逆反応でどちらの方向の反応も可能です。
実際HCl はエピ前にウエハのin-situクリーニング、反応管のプリコートに
使われます。


Figure 8 Schematic representation of silicon growing procwss.

Fig.8 に表面エピ成長のメカニズムを示しています。ホスト原子(シリコン)の
吸着、および固定サイトへの移動の様子を示しています。吸着原子が格子間
の適切な位置を見つけるためには十分な移動能力が必要となるために、
エピ成長では比較的高い温度が必要になります[2]。


CMP

ウエハ全体を平坦化できる唯一の方法であるCMP の開発は
多層配線プロセスの発展に伴いますます重要になってきています。
CMP は他の技術を超える多くの利点があります。構造の大きさに関係なく
グローバル平坦化ができ、欠陥密度を減らし、プラズマダメージも減らし
ます。
CMP プロセスはウエハ表面とパッドが対向し、その間にスラリーが入り
パッドが回転しウエハが回転しながら線速度が一定になるように動きます。
ウエハに機械的ダメージを与え、ケミカルアタックを増長させる研磨剤および
削りカスはスラリーに取り込まれ、解けるか、掃き出されます。このプロセス
は研磨レートが高い点ほど増長し、このことは平坦化に良い影響を及ぼし
ます。CMP プロセスは3 つの主要パーツがあります。

 ①研磨されている表面
 ②パッド(研磨中、機械的動作を伝えるキー媒体)
 ③スラリー です。

Fig.9 にCMPの構成を示します[2, 7]。




参考文献

[1] Masashi Minami and Yoichi Kamiura, Reliability Improvement in Silicon
   Dioxide: Material Science Forum Vol.725 (2012) 231-234
[2] S. M. SZE, M. K. LEE, “Semiconductor Devices Physics and Technology”   John Wiley & Sons Singapore Pte.Ltd. (2013)
[3] Gusev, E. P., et al. "Ultrathin high-K gate stacks for advanced CMOS
   devices." Electron Devices Meeting, 2001.
  IEDM'01. Technical Digest. International. IEEE, 2001.
[4] Arienzo, Maurizio, Leonello Dori, and Thomas N. Szabo.
   "Effect of post‐oxidation anneal on ultrathin SiO2 gate oxides."
  Applied physics letters 49.16 (1986): 1040-1042.
[5] 南 眞嗣、半導体プロセスハンドブック
  第9 節バッチ式拡散・酸化装置技術(P441-443)1996 年
  プレスジャーナル発行
[6] 大場隆之、半導体シリーズ3 プロセスインテグレーション(P243-245) 
  2012 年 丸善株式会社
[7] 大場隆之、半導体シリーズ3 プロセスインテグレーション(P256-258)
  2012 年 丸善株式会社
著者・編集者
南眞嗣